采樣周期與控制周期的關系-tft每日頭條

前言：本文我們介紹下ADC采樣時鐘的抖動（Jitter）參數對ADC采樣的影響，主要介紹以下内容：

1.采樣理論

高速ADC使用外部輸入時鐘對模拟輸入信号進行采樣，如圖1所示。圖中顯示了輸入采樣時鐘抖動示意圖。

采樣周期與控制周期的關系（正确理解采樣時鐘抖動）1

圖1、ADC采樣

輸入模拟信号的頻率越高，由于時鐘抖動導緻的采樣信号幅度變化越大，這點在圖2中顯示的非常明顯。輸入信号頻率為F2=100MHz時，采樣幅度變化如圖紅色虛線所示，明顯大于輸入信号F1=10MHz時采樣幅度的變化。

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圖2、時鐘抖動對不同頻率輸入模拟信号的影響

2.采樣時鐘抖動

采樣時鐘抖動主要由兩部分組成：

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圖3、時鐘抖計算公式

時鐘沿速率越快，帶來的時鐘抖動越小，同時也會增加PCB設計難度。

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圖4、時鐘抖動構成

3.時鐘抖動對SNR的影響

由于時鐘抖動對ADC信噪比SNR的影響由圖5所示公式計算。在圖5中，可以看到時鐘抖動對高頻模拟輸入信号影響更大。

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圖5、時鐘抖動對SNR的影響

ADC噪聲下限SNR一般由三部分構成：

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圖6、ADC噪聲下限計算

4.計算抖動的幅度

時鐘抖動通過對時鐘信号的相位噪聲進行積分運算得到。典型的計算應用要求如圖7所示。

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圖7、典型的時鐘抖動計算要求

積分上限一般由以下因素限制：

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圖8、時鐘頻率偏移對應的抖動值

5.SRN在頻率的影響

在采樣過程中，時鐘信号相位噪聲被加到輸入信号中。輸入信号頻率越高，相位噪聲幅度越大，越大的相位噪聲會導緻越大的ADC噪聲下限惡化，降低ADC有效分辨率。

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圖9、相位噪聲在頻率的頻譜圖

6.為什麼時鐘抖動/相位噪聲如此關鍵

典型的接收機在“阻塞條件”下的性能包括兩個方面：

一是，接收機需要在噪聲背景下檢測出想要的小信号

二是，在帶内有大的幹擾無法濾除，此幹擾會影響小信号檢測

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圖10、時鐘抖動增強帶内幹擾影響

7.如何優化時鐘抖動性能

為了使給定ADC的信噪比性能最大化，系統設計者可以采取幾個步驟：