來源：内容由半導體行業觀察（ID：icbank）編譯自allaboutcircuits，謝謝。

1965 年，戈登·摩爾假設微芯片上的晶體管數量大約每兩年翻一番。過去幾十年表明這是一個準确的預測，因為每個新發布的芯片上都封裝了更多的晶體管，并且節點尺寸急劇縮小。

盡管如此，在不對器件功能産生負面影響的情況下，半導體節點尺寸可以變得多麼小是有限度的。根據麻省理工科技評論，半導體行業已經承認工藝節點尺寸将很快停止縮小——我們所知道的摩爾定律将終結。

有效回避此節點大小限制的一種有前途的方法是芯片級異構集成。這意味着在一個封裝中連接幾個專用的、更小的半導體器件，以創建系統級封裝 (SiP)，而不是片上系統 (SoC)。通過将芯片的功能拆分為稱為小芯片的較小設備，半導體制造商可以獲得比單片 SoC 更高的産量。

近年來，随着基于小芯片的處理器（例如 AMD 的 Zen 2）越來越受歡迎，行業研究和開發的重點是提高異構架構中的芯片到芯片互連能力。

SiP小芯片架構的興起

除了提高良率外，異構小芯片架構還允許制造商通過在單個封裝中組合不同類型的内核來創建優化的處理器。例如，異構移動處理器可以在單獨的小芯片上同時具有高性能、高功耗的内核和低性能、低功耗的内核。這允許稱為調度程序的操作系統程序确定哪些程序（線程）專用于每種類型的内核并優化整體功率和性能。

即便如此，基于小芯片的設計也有其自身的技術挑戰。SiP 小芯片架構的主要障礙之一是構建具有成本效益、高性能和節能的裸片到裸片互連。

用于芯片間通信的并行互連

與其他系統一樣，有兩種廣泛類型的物理層裸片到裸片互連：并行和串行。并行和串行互連都具有重要的優勢，并且根據 SiP 的幾何形狀使用。通常，存在三種類型的 SiP 幾何形狀：2D、2.5D 和 3D。

從曆史上看，基于小芯片的架構和 SoC 架構通常使用 2D 封裝幾何形狀。對于這樣的幾何結構，兩個小芯片可能相距較遠，串行 SerDes PHY 通常與僅使用一根線傳輸的時鐘和數據一起使用。

SerDes 是一個串行器/解串器系統。該系統從一個小芯片接收并行時鐘和數據信号，将其串行化為單線，并以非常高的數據速率将其通過基闆傳輸到另一個小芯片。這對于較長的傳輸距離（例如 2D 幾何 SiP 系統中的傳輸距離）很有用，因為它消除了并行互連中出現的時鐘和數據線之間的時序偏差。本文中的時序偏差是指由于傳輸線中的傳播延遲，數據和時鐘信号到達接收器的時間差異。

然而，SerDes 互連是有代價的：由于串行數據和時鐘以及随後在接收器上恢複這兩個信号所需的複雜電路，它們通常會消耗更多功率。

為了解決這個問題，半導體設計公司已經開始研究使用并行互連和中介層的 2.5D 和 3D 小芯片幾何結構。中介層允許小芯片堆疊并大大減少數據和時鐘信号需要在小芯片之間傳輸的距離。此外，中介層還允許非常高密度的并行連接。

因為 2.5D 和 3D 幾何結構通過垂直堆疊減少了die之間的距離，所以時序偏差不會像在 2D 幾何結構中那樣成為問題。因此，并行互連提供了功率效率的最佳組合，同時仍然能夠匹配 2D 幾何圖形中使用的 SerDes 方法的帶寬。

此外，并行互連還可以實現低得多的延遲傳輸，因為不再有與 SerDes 系統中的序列化、反序列化、編碼和解碼相關的任何開銷。事實上，英特爾已經證明其高級接口總線 (AIB) 标準與 SerDes 系統相比，總延遲（延遲）要低得多。

标準化 Chiplet 互連協議

随着高性能計算和機器學習的興起，異構處理器必須處理的工作負載急劇增加。因此，宣布了一項名為Universal Chiplet Interconnect Express (UCIe)的新協議标準，以幫助在整個半導體行業建立一個開放的小芯片生态系統。UCIe 是一種分層協議，它指定了物理層、die-to-die 适配器層和協議層。它允許 2D 和 2.5D 幾何形狀用于封裝，如下圖所示。

UCIe 力求成為整個半導體行業使用的節能和成本效益标準，并可能在未來的異構架構中發揮關鍵作用。

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