DDR布線規則，layout工程師不得不懂的秘籍

随着現在電子産品的普及，DDR在電子産品中的用量越來越大，也越來越多。特别是智能化的浪潮中DDR的重要性就更加突出了，從最早期的DDR發展到現在的DDR5代産品了，頻率也從100M-200M提升到峰值的7000M,而且還帶來更低的功耗。

但是随着産品的升級疊代，對layout工程師也提出了越來越高的要求，因為電子産品越來越小型化低功耗的要求，所以元件封裝越來越小，密度越來越高，勢必讓我們布線變得更加困難。所以為了産品能實現正常功能，就必須按照規則來布線，下面我們就來說說DDR的布線規則吧。

一般拿到一個帶DDR的項目，我們首先是看看主控芯片和内存芯片的型号，然後在找到對應的規格書，因為一般規格書上面都有這部分的詳細要求，然後我們就要把這些要求細化，再變成我們軟件裡面的規則，這樣畫出來的闆子才能正常工作。原創今日頭條：卧龍會IT技術

a .首先根據阻抗劃分 100Ω±10%： 1.CK-P/CK-N

2.DQS0_P/DQS0_N DQS1_P/DQS1_N

3.CLK_P/CLK_N

b .單端阻抗 50Ω±10%：包括數據線，地址線等信号線。

然後還要有層别的規劃，根據規格書：DQ0-7 與 DQS0 在同一闆層

DQ8-15 與DQS1 在同一闆層

阻抗和闆層劃分完之後就是要劃分等長規則了，這個是最重要的部分，要嚴格根據手冊來執行，這點非常重要。

1. DQS0_P/DQS0_N - (DQ0-7 （8根數據線的中間值） 200mil)＜50 mil

2. DQS1_P/DQS1_N - (DQ8-15（8根數據線的中間值） 200mil)＜50 mil

3. ∣CKP/N-(DQSP/N 200mil)∣＜10 mil

4. ∣CKP/N-(地址/控制中間值 200mil)∣＜100 mil

5. 差分對等長＜10 mil

6. DQ0-7 差值＜100 mil

7. DQ8-15 差值＜100 mil

8. 地址/控制差值＜200 mil

9. DDR到CPU線長=CPU内部線長 PCB線長

以上就是根據産品數據手冊整理出來的布線規則了，然後我們就要根據自己使用過的軟件，把這些規則輸入到軟件中，這樣軟件才能幫助我們優化設計。原創今日頭條：卧龍會IT技術

一般情況下我們都是先确定時鐘線的長度，再根據規則計算出其他信号線的長度。在走線的時候一定要控制好信号線之間的距離，不然後面做等長的時候就沒有繞線空間了。不同組之間的信号線也要盡量保證3W間距規則。

需要注意的是這些整理的規則都是根據手冊規定的，不同公司的産品和不同規格的産品也是有差異的，這些都需要工程師們根據實際情況自己把控。

原創：卧龍會 饅頭

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