設計印刷電路闆（PCB）時，設計者必須考慮幾個問題如DC-DC轉換器的布局。特别是功率級組件的布局在非隔離同步buck變換器中，需要特别注意優化開關功能的整體性能。主要包括輸入電容器、功率mosfet、驅動IC以及輸出電感，如下圖1紅色框中的元件。

圖1 功率組成器件

下面主要讨論常見的疊加在開關節點（VSW）波形的上升沿上的電壓振鈴問題。描述如何優化PCB版圖設計，使振鈴的幅度最小。

疊加在開關上的振鈴波形主要關注影響以下兩個方面：

一、電壓裕度

這是一個百分比比率，它取振鈴波形中第一個峰值的大小并與功率MOSFET（BVDSS）的擊穿電壓進行了比較。

二、電磁幹擾/電磁兼容

這是由振鈴波形産生的傳導或輻射噪聲量。影響系統的EMI/EMC，通過PCB布局改善振鈴效應，提高

系統的電磁幹擾/電磁兼容性能。

在電壓裕度方面，大多設計會實施80%的裕度規則。這就意味着在任何MOSFET的漏源之間測量的最大電壓不得超過MOSFET的BVDSS的80%。例如，一個BVDSS=25V的MOSFET，在任何時間測量其漏源之間的電壓不得超過20V。因此，我們在進行電源設計時需要考慮到可能産生超過電壓裕度的振鈴效應。

功率開關管的布局：

控制場效應晶體管能夠以大于10kV/ms的速率切換電壓。必須特别注意開關回路的布局，在進行PCB布局時以最小回路來放置功率級元件從而最小化此拓撲的開關節點處的電壓振鈴。最重要的是将輸入電容放置在靠近功率mosfet的位置，這些器件之間的走線盡可能的短。

1.輸入電容的正極與控制開關FET漏極之間的走線盡可能短；

2.輸入電容的負極與同步FET的源極之間的走線回路盡可能短。

圖2 功率器件的典型布局

傳統的功率器件布局如上圖2所示。在該種方式的布局下，上述1和2所描述的回路較長，導緻功率FET和出入電容之間的寄生電感較高，這會導緻在功率開關管的節點上産生高于預期的電壓振鈴效應。優化功率組件的布局如下圖3所示，優化後輸入電容的正極與控制FET的漏極，輸入電容的負極與同步FET的源極之間的回路都非常短，大大降低了開關節點的振鈴效應。

圖3 優化後的功率器件布局

優化布局後，對比測試實際的電壓振鈴效果圖如下圖4和圖5所示，從圖中可以看出優化布局後的振鈴電壓降幅明顯，其振鈴效果有很明顯的改善。

圖4 典型布局的開關節點振鈴波形圖

圖5 優化布局後的開關節點振鈴波形圖

結語：在開關電源的功率器件布局的時候，需要理論與實際相結合，在理論的基礎上，根據使用應用場合對布局和布線做一些修改，确保電源系統的高效和穩定。在測試振鈴波形時，需要示波器的探頭地線盡可能的短，測試效果才好，測試電壓振鈴及紋波的波形需要才有圖6中的右邊所示的探頭測量。

圖6 示波器測試探頭