本節将介紹CMOS超大規模集成電路制造工藝流程的基礎知識， 重點将放在工藝流程的概要和不同工藝步驟對器件及電路性能的影響上。圖3.1顯示了一個典型的現代CMOS邏輯芯片（以65nm節點為例） 的結構，包括CMOS晶體管和多層互聯。典型的襯底是P型矽或絕緣體上矽（SOI），直徑為200mm（8″）或300mm（12″）。局部放大圖顯示出了CMOS晶體管的多晶矽和矽化物栅層疊等細節，由多層銅互連，最上面兩層金屬較厚，通常被用于制造無源器件（電感或電容），頂層的鋁層用于制造封裝用的鍵合焊盤。

圖3.1 現代CMOS邏輯芯片結構示意圖

現代CMOS晶體管的主要特征如圖3.2所示。在90nm CMOS節點上，CMOS晶體管的特征包括钴-多晶矽化物或鎳-多晶矽化物多晶栅層疊、氮化矽栅介質、多層（ONO）隔離、淺源/漏（SD）擴展結和鎳矽化物SD深結。

内部核心邏輯電路的晶體管典型操作電壓（1～1.3V），其溝道長度更短（50～70nm），栅介質更薄（25～30Å）， SD擴展結更淺（200～300Å）。IO電路的晶體管（即是連接芯片外圍電路的接口）的典型操作電壓是1.8V、2.5V或3.3V，相應的其溝道更長（100～200nm），栅介質更厚（40～70Å），SD擴展結更深（300 ～500Å）。核心邏輯電路較小的操作電壓是為了最大限度減小操作功耗。在65nm及45nm CMOS節點，另一個特點是采用了溝道工程 ，通過沿晶體管溝道方向施加應力來增強遷移率（例如張應力對NMOS中電子的作用和壓應力對PMOS中空穴的作用）。未來CMOS在 32nm及以下的節點還會有新的特點，例如新的高k介質和金屬栅層疊 ， SiGe SD （ 對于PMOS ），雙應變底闆，非平面溝道 （FinFET）等。

圖3.2 CMOS晶體管（包括NMOS和PMOS）

現代CMOS邏輯工藝流程的順序如圖3.3所示，工藝參數對應于90nm節點。CMOS邏輯超大規模集成電路的制造通常是在P型矽或絕緣體上矽（SOI）上，直徑為200mm（8″）或300mm（12″）。

工藝首先形成淺槽隔離（STI），然後形成n-阱區域（對于PMOS晶體管）和p-阱區域（對于NMOS晶體管）并分别對阱區域進行選擇性注入摻雜。然後為NMOS和PMOS晶體管生長栅氧，接下來形成多晶栅層疊。多晶栅層疊圖形化以後形成再氧化，補償和主隔離結構，接着完成NMOS和PMOS的LDD和源/漏注入摻雜。

在這之後，沉積一層介質層，通過圖形化，刻蝕和鎢塞（W-plug）填充形成接觸孔。至此， NMOS和PMOS晶體管已經形成了，這些工藝步驟通常被稱為前端制程（FEOL）。然後通過單鑲嵌技術形成第一層銅（M1），其他的互連通過雙鑲嵌技術實現。後端制程（BEOL）通過重複雙鑲嵌技術實現多層互連。

圖3.3 CMOS晶體管和金屬互連的制造流程

圖3.3中，步驟（a）～步驟（h）用于實現CMOS晶體管，稱為前端制程（FEOL）；步驟（i）～步驟（j）用于重複制造多層互聯，稱為後端制程（BEOL）。最頂層的兩層金屬和鋁層被用于制造無源器件和鍵合焊盤，沒有在這裡進行介紹。

1．隔離的形成

淺槽隔離（STI）的形成如圖3.4所示，工藝參數對應于90nm節點。工藝首先對矽襯底進行熱氧化（被稱作初始氧化，initial-ox），厚度100Å，然後通過LPCVD的方式沉積一層氮化矽（1300Å）。接下來進行光刻，首先旋塗一層光刻膠（PR），然後進行紫外線（UV）曝光，光刻膠通過光刻版（被稱作AA）顯影，有源區不會受到紫外線 的照射（或者說隔離區域将會曝露在紫外光下）。

在這之後，氮化矽和初始氧化層通過離子幹法刻蝕的方法除去，去掉光刻膠後進行Si的刻蝕，露出的氮化矽充當刻蝕的硬掩模，通過離子刻蝕在Si襯底上刻蝕出淺槽（5000Å）。當然，掩模材料（例如PR一類的軟掩模和氮化矽之類的硬掩模）必須足夠厚，能夠經受得住後續對氮化矽、二氧化矽和矽的離子刻蝕。

圖3.4 淺槽隔離（STI）形成的圖解

在矽槽形成以後，進行氧化已在槽内形成一層“襯裡”，接下來通過CVD的方法在槽内填充氧化物（厚度稍微超過槽的深度）并且進行快速熱退火（RTA）使CVD沉積的氧化物更加堅硬。在這之後通過化學機械研磨（CMP）的方式使得表面平坦化，随後去除殘餘的氮化矽和二氧化矽。接下來，在表面生長一層新的熱氧化層（被稱作犧牲氧化層或SAC-ox）。相對于以前的LPCVD沉積氧化物工藝，高離子密度（HDP）CVD有更好的間隙填充能力，因此被廣泛地用于現代 CMOS制造工藝（例如0.13μm節點及更新的技術）。

2．n-阱和p-阱的形成

n-阱和p-阱的形成如圖3.5所示，包括掩模形成和穿過薄犧牲氧化層（SAC-ox）的離子注入。n-阱和p-阱的形成順序對最終晶體管的性能影響很小。後面會在n-阱中形成PMOS，在p-阱中形成NMOS，因此，n-阱和p-阱的離子注入通常是多路徑的（不同的能量/劑量和種類），這些注入不僅用于阱的形成，同時也用于PMOS和NMOS阈值電壓Vt 的調整和防止穿通。n-阱離子注入後使用RTA激活雜質離子推進雜質深度。

圖3.5 n-阱和p-阱的形成的圖解

3．栅氧和多晶矽栅的形成

雙層栅氧和硬掩模栅層疊示意圖如圖3.6所示。用濕法去掉Sac-ox以後，通過熱氧化生長第一層栅氧（為了高質量和低内部缺陷），然後形成打開核心區域的掩模（通過使用掩模core），接着浸入到HF溶液中，随後在核心區域通過熱氧化的方式生長晶體管的第二層栅氧。

注意到 I/O 區域經曆了兩次氧化，因此正如所期待的，I/O晶體管的栅氧要更厚一些。當核心區域和 I/O 區域都已經生長了晶體管以後，沉積多晶矽層和硬掩模層（薄的SiON和PECVD二氧化矽）。在沉積了栅層疊之後，将硬掩模進行圖形化（使用掩模poly，并用對多晶矽表面有高選擇性的離子刻蝕二氧化矽和SiON），然後去除光刻膠，使用SiON和二氧化矽做硬掩模刻蝕多晶矽。去除SiON以後，使用氧化爐或快速熱氧化（RTO）形成多晶矽栅層疊側壁的再氧化（30Å），來對氧化物中的損傷和缺陷進行退火（對栅層疊的離子刻蝕可能導緻損傷或缺陷）。因為栅的形狀決定了晶體管溝道的長度，也即決定了 CMOS節點中的最小臨界尺寸（CD），因此它需要硬掩模方案而不是光刻膠圖形化方案來對栅層疊進行圖形化，以期獲得更好的分辨率和一緻性。

圖3.6 栅氧和栅層疊形成的圖解

兩次栅氧化的結果使得I/O晶體管的栅氧較厚（沒有在這裡顯示出來）而核心晶體管的栅氧較薄。相對于簡單的光刻膠圖形化方案，硬掩模方案可以獲得更好的分辨率和一緻性。

4．補償隔離的形成

補償隔離的形成如圖3.7所示。沉積一薄層氮化矽或氮氧矽（典型的厚度為50至150Å），然後進行回刻蝕，在栅的側壁上形成一薄層隔離。補償隔離用來隔開由于LDD離子注入（為了減弱段溝道效應）引起的橫向擴散；對于90nm CMOS節點，這是一個可以選擇的步驟，但對于65nm和45nm節點，這一步是必要的。在補償隔離刻蝕後，剩下的氧化層厚度為20Å，在矽表面保留一層氧化層對于後續每步工藝中的保護而言是十分重要的。

圖3.7 補償隔離的形成

補償隔離可以補償為了減少段溝道效應而采取的LDD離子注入所引起的橫向擴散。

5．nLDD和pLDD的形成

有選擇的對n溝道MOS和p溝道MOS的輕摻雜漏極（LDD）離子注入如圖3.8所示。完成離子注入後，采用尖峰退火技術去除缺陷并激活LDD注入的雜質。nLDD和pLDD離子注入的順序和尖峰退火或RTA的溫度對結果的優化有重要影響，這可以歸因于橫向的暫态擴散。

圖3.8 nLDD和pLDD形成的圖解

6．隔離的形成

接下來是主隔離的形成，如圖3.9所示。沉積四乙基原矽酸鹽-氧化物（Teos-oxide，使用Teos前驅的CVD氧化物）和氮化矽的複合層，并對四乙基原矽酸鹽-氧化物和氮化矽進行離子回刻蝕以形成複合主隔離。隔離的形狀和材料可以減小晶體管中熱載流子的退化

圖3.9 隔離形成的圖解

n ， p 的源和漏（S/D）的形成如圖3.10所示。RTA和尖峰退火被用來去除缺陷并激活在S/D注入的雜質。注入的能量和劑量決定了S/D的節深并會影響晶體管的性能，較淺的源漏節深（相對于 MOSFET的栅耗盡層寬度）将會顯著地減小短溝道效應（SCE）

圖3.10 源漏形成的圖解尖峰退火被用來去除缺陷并激活在S/D注入的雜質

7．自對準多晶矽化物，接觸孔和鎢塞的形成

自對準多晶矽化物，接觸孔和鎢塞的形成如圖3.11所示。在濕法清潔去除有源區（AA）和多晶矽栅表面的氧化物以後，濺射一薄層 （200Å）钴（Co），緊接着進行第一次RTA（550℃），和矽接觸的钴将會發生反應。然後，氧化矽上剩餘的沒有反應的钴将用SC1溶劑去掉，并進行第二次RTA（740℃）。因此，有源區和多晶矽栅區域會 以自對準的方式形成钴的矽化物，這被稱為自對準多晶矽化物工藝。

圖3.11 自對準多晶矽化物，接觸孔和鎢塞形成的圖解

然後，通過沉積氮氧矽（150Å）和磷矽玻璃（PSG，5.5kÅ）形成多金屬介質（PMD），并使用CMP進行平坦化。沉積一層CVD氧化物 （Teos-oxide）用來密封PSG。然後形成打開接觸孔的掩模（掩模CT），随後刻蝕接觸孔上的PSG和SiN。接下來濺射Ti（150Å）和 TiN（50Å），用CVD法沉積鎢（W，3kÅ）并用RTA（700℃）進行 退火。Ti層對于減小接觸電阻十分重要，側壁上覆蓋的TiN用以保證W 填充工藝的完整性 ，使得填充到接觸孔中的W沒有空隙。對鎢表面進行抛光（使用CMP）直到露出Teos-oxid表面，此時接觸孔内的鎢塞就形成了。

8．金屬-1的形成（單鑲嵌）

這之後沉積金屬間介質層（IMD），例如SiCN（300Å）含碳低k PECVD氧化矽（2kÅ）和Teos-oxide（250Å），并進行圖形化（使用 掩模metal-1）和氧化物刻蝕。IMD1層主要是為了良好的密封和覆蓋更加多孔的低k介質。然後沉積Ta/TaN和銅種子層，随後填充銅（通過ECP法）并用CMP進行平坦化。金屬-1互連就形成了。這是單鑲嵌技術 ，見圖3.12。

圖3.12 通過單鑲嵌技術實現金屬-1的圖解

9．通孔-1和金屬-2的形成（雙鑲嵌）

通孔-1和金屬-2互連的形成是通過先通孔雙鑲嵌工藝實現的， 如圖3.13所示。首先沉積IMD2層（例如SiCN 500Å，含碳低k PECVD 氧化矽-黑金剛石6kÅ），然後形成通孔-1的圖形并進行刻蝕。多層的 IMD1主要是為了良好的密封和覆蓋更加多孔的低k介質。然後在通孔中填充BARC（為了平坦化）并沉積一層LTO。随後形成金屬-2的圖形并可使氧化物。去除BARC并清洗後，沉積Ta/TaN和Cu種子層，随後進行Cu填充（使用ECP法）并進行CMP平坦化，這樣金屬-2互連就形成了。這就是雙鑲嵌工藝。通過重複上述的步驟，可以實現多層互連。

圖3.13 通過雙鑲嵌工藝實現通孔-1和金屬-2的圖解

CMOS邏輯産品工藝流程是制造32nm或更早工藝節點的主導工藝流程，如圖3.14中左邊所示。随着CMOS工藝特征尺寸繼續按比例縮小到28nm及更小時，需要采用能夠減少栅極漏電流和栅極電阻的高k栅介質層和金屬栅電極以提高器件速度。

這些新功能通過采用栅最後形成或置換金屬栅（Replacement Metal-Gate，RMG）工藝成功地整合到CMOS制造工藝流程當中，它類似于栅先形成的常規CMOS工藝流程，隻是在S/D結形成後，多晶矽栅極材料被移除并且被沉積的高k介質層和金屬層所取代。以這種方式，可以降低高k材料的總熱預算，提高高k栅介質層的可靠性。RMG形成之後，繼續常規的流程，如接觸電極，金屬矽化物（接觸區域内形成的）和鎢插栓工藝流程。繼續完成後段工藝流程，形成第1層銅（M1）（單鑲嵌）和互連 （雙鑲嵌）結構。

圖3.14 高k栅介質和金屬栅電極特性，通過采用後形成栅（Gate-last）或置換金屬栅極

（RMG）工藝，已成功地整合到CMOS工藝流程當中，其中多晶矽擔任“虛拟”栅的作用，在 S/D結形成之後被除去，被沉積的高k電介質層和金屬層所取代。

伴随着CMOS器件工藝特征尺寸持續地按比例縮小到14nm及以下技術節點以後，通過采用三維器件結構，從垂直方向進一步增大溝道寬度，進而增加溝道電流。這種具有垂直方向溝道的新穎三維晶體管被稱為鳍式場效應晶體管或FinFET。

目前成熟的14nm節點制造工藝，在單一方向，晶圓上組成溝道的鳍片薄而長，寬為7～15nm，高為15～30nm，重複間距為40～60nm。圖3.15給出鳍式場效應晶體管集成制造工藝流程，采用了間隔牆雙重圖案化技術來形成鳍 片并采用RMG流程來形成高k介質與金屬栅極。

圖3.15 随着CMOS持續縮小到14nm以下技術節點以後，可以通過在垂直方向形成溝道來增強溝道電流，形成所謂的FinFET（其工藝流程如圖所示，其中在目前14nm工藝節點，采用了間隔牆雙重圖案化技術來形成鳍片。鳍片寬為7～15nm，高為15～30nm，重複間距為40～60nm）

在廣泛應用于計算機、消費電子和通信領域的關鍵技術中，半導 體存儲器技術占有一席之地。存儲器的類别包括動态随機讀取存儲器 （DRAM）、靜态随機讀取存儲器（SRAM）、非易失性存儲器 （NVM）或者閃存（Flash）。當傳統的CMOS技術在65nm及以後的 節點面臨速度與功耗的折中時，應變工程和新型疊栅材料（高k 和金 屬栅）可以将CMOS技術擴展到32nm以及以後的節點。然而在接近 32nm節點時，高層次的集成度導緻在功耗密度增加時速度卻沒有提 升。有一種方法可以在系統層面降低功耗和提升速度，那就是将存儲 器和邏輯芯片集成在一起構成片上系統（SoC）。有趣的是，DRAM 和閃存基于單元電容、選擇晶體管和存儲單元的尺寸縮小卻導緻了日 益複雜化的工藝流程與CMOS基準的偏差。因此，如果基于當前的 CMOS與存儲器集成技術，要實現存儲與邏輯集成在SoC上的應用将 是一個巨大的難題。

幸運的是，最近在集成領域有一些非常重大的進展，比如鐵電材 料（如PZT（PbZrxTixO3 ），SBT（SrBi2Ta2O9 ），BTO（Bi4Ti3O12 ）體系），結構相變（如GST硫化物合金），電阻開關（如 perovskite氧化物（SrTiO3 ，SrZrO3 （SZO），PCMO，PZTO等）， 過渡金屬氧化物（如Ni-O，Cu-O，W-O，TiON，Zr-O，Fe-O等）， 以及加速鐵電存儲器（FRAM）發展出的旋轉隧道結（如MgO基的磁 性隧道結）、相變存儲器（PCRAM）、電阻存儲器（RRAM）和磁性 存儲器（MRAM）等。另外，這些各式各樣的存儲器在CMOS後端線 的集成與前端線流程完全兼容。因此，不僅這些存儲器在将來有希望 替代NVM和eDRAM，而且邏輯和存儲一起都可以很容易被集成到 MOS基準上。

DRAM是精密計算系統中的一個關鍵存儲器，并且在尺寸縮小和高級芯片設計的推動下向高速度、高密度和低功耗的方向發展。盡管DRAM的數據傳輸速度已達到極限并且遠遠低于當前最新科技水平的微處理器，但它仍然是目前系統存儲器中的主流力量。

基于深槽電容單元或堆棧電容單元有兩種最主要的DRAM技術。圖3.16說明了在CMOS基準上添加深槽電容與堆棧電容流程來形成DRAM的工藝流程。堆棧單元在CMOS晶體管之後形成，主要應用于獨立的高密度DRAM。深槽單元可以在CMOS晶體管構建之前形成，更适合嵌入式DRAM與邏輯的集成。然而，深槽工藝造價很高，同時在深槽周圍可能會形成缺陷。圖3.17展示了一個DRAM單元的深槽和傳輸晶體管的橫截面。

圖3.16 帶有深槽電容和堆棧電容單元的DRAM的工藝流程

圖3.17 帶有深槽電容和鎳矽化傳輸晶體管的嵌入式DRAM的截面圖

浮體單元是相當有前景的一種結構，它通過将信号電荷存儲在浮 體上，産生或高或低開關電壓和源漏電流（代表數字1或0）。這種浮 體單元結構已經在90nm技術節點下成功地應用于SOI和小單元尺寸 （4F2 ）的體矽，可無損讀取操作，具有良好的抗幹擾能力和保存時 間。寫操作可以基于接觸電離電流或者GIDL（寫1時）以及前向偏置 結（寫0時）。因為結處漏電的緣故，SOI上FBC-DRAM的潛在記憶時 間要比在體矽上的久一些。整個制造流程和标準的CMOS完全兼容， 更加适合eDRAM應用。基于SOI的浮體結構的DRAM如圖3.18所示。

圖3.18 基于SOI的浮體結構的DRAM示意圖

閃存自1990年以來就作為主流NVM被迅速推動發展，這也歸結于數據非易失性存儲、高速編程/擦寫、高度集成等方面快速增長的需求。閃存是基于傳統的多層浮栅結構（比如MOSFET的多層栅介質），通過存儲在浮栅上的電荷來調制晶體管的阈值電壓（代表數據1和0）。寫和擦除的操作就簡單對應為浮栅上電荷的增加和去除。

目前的閃存大體有NOR與NAND兩種結構，它們的集成度已達到Gb量級，但局限也非常明顯，比如高操作電壓（10V），慢擦寫速度 （1ms）和較差的耐久性（105 ）。目前的NAND市場已經超越了DRAM在2006年時的市場容量。圖3.19說明了一種典型雙浮栅單元（被稱作ETox單元）的工藝流程。這種浮栅單元（ETox）的尺寸很難 降到45nm節點，特别是由于浮栅的緣故導緻相鄰單元之間的幹擾随尺寸減小而增大。圖3.20展示了最新的進展，包括SONOS單元、電 荷陷阱式TANOS單元、帶隙工程SONOS單元等，其中帶隙工程 SONOS單元中，氮化層是用作電荷陷阱的（代替ETox單元中的浮栅）。

圖3.19 一種典型的浮栅ETox閃存的工藝流程

圖3.20 傳統浮栅單元的示意圖

FeRAM基于電容中的鐵電極化，（相對于傳統的浮栅閃存）有低功耗、低操作電壓（1V）、高寫壽命（1012 ）和編程快（＜100ns）等優點。鐵電MiM電容（見圖3.21）可與後端制程（BEOL） 集成，電容被完全封閉起來（避免由磁場強度引起的退化）。鐵電電容的工藝流程如圖3.22所示。

FeRAM中研究最多的材料是PZT（PbZrxTixO3 ），SBT（SrBi2Ta2O9 ），BTO（Bi4Ti3O12 ），它們擁有抗疲勞、工藝溫度低、記憶性好、剩餘極化高等令人滿意的特性 。 一晶體管一電容（1T1C）（作為非揮發存儲單元）的單元結構是最常用的；而1T2C和2T2C單元則對工藝偏差有更強的适應性，并有更好的性能。需要注意的是擁有鐵電栅介質的FET單元由于較差的記憶 性（幾小時或幾天）而使其應用受到限制，并且與前端制程 （FEOL）不兼容。

圖3.22 一種典型的包含一個選擇晶體管和MiM電容FeRAM單元的工藝流程

相變存儲器順利地朝向低操作電壓、高編程速度、低功耗、廉價 和高壽命（～108～1014 ）的方向發展，這種技術有望在未來取代NOR/NAND甚至是DRAM。相變存儲器最常見的材料是在“蘑菇”形單元（見圖3.23）中的帶有摻雜（一些N和O）的GST硫化物合金（一種介于GeTe和Sb2Te3 之間的僞二元化合物）。減小單元結構中用于轉換無定形（高阻）和晶化（低阻）狀态的底部加熱器尺寸和材料的臨界體積可以獲得更小的RESET電流。結晶化和結構弛豫的原理最終限制了尺寸和可靠性，超薄的相變材料厚度為3～10nm。工藝流程如圖 3.24所示。PCRAM單元可以在鎢塞上制成，其代價是僅僅在BEOL中 增加一塊掩模版，其他所有流程與标準CMOS流程一緻。

圖3.23 PCRAM蘑菇型單元

雙穩定态電阻開關效應被發現存在于鈣钛礦氧化物（如SrTiO3,SrZrO3（SZO），PCMO，PZTO）、過渡金屬氧化物（如Ni-O，Cu-O，W-O，TiON，Zr-O，Fe-O）、固體電解質甚至聚合物中。開關機制（而不是結構相變）主要基于導電纖維的生 長和破裂，這與金屬離子、O離子/空穴、去氧化、電子俘獲/ 反俘獲（mott過渡）、高場介電擊穿和熱效應有關。

RRAM單元主要 包括一個選擇晶體管和一個MIM（金屬-絕緣體-金屬）電阻作為電阻開關材料（見圖3.25）。RRAM看上去比較有前景緣于其可擴展性、 低電壓操作以及和BEOL的兼容性（特别是以基于Cu-O和W-O的單 元）。目前，RRAM的耐久性在～103～105 之間。RRAM的工藝流程如圖3.26所示。

圖3.26 後端制程中制造在Via-1上的Cu-O基RRAM的工藝流程

磁性隧道結（MJT），通常是2層鐵磁層夾着一層薄絕緣壁壘層，顯示出雙穩定态的隧穿磁電阻（TMR），作為MRAM中的存儲單元。TMR是由于“自由”的鐵磁層相對于“固定”層自旋平行或反平行而産生的。

CoFeB/MgO/CoFeB結構的MTJ可以産生高達約500%的TMR比率（也就是說約5倍于傳統基于Al-O的MJT） 。典型的MRAM單元 有1T-1MJT（即一個MJT垂直在一個MOS晶體管上），并且可以被2種陣列機制操縱開關，即場開關（由相鄰的X/Y寫入線産生 的磁場控制）和旋轉扭矩開關（由通過MJT直接電流控制）。

Freescale做了一款4Mb MRAM投入量産（基于0.18μm CMOS），基于旋轉場開關（“切換”機制），如圖3.27所示。旋轉扭矩MRAM（見圖3.28）使用了自旋極化電流通過MJT來對自由層的自旋極性進行開關操作，最近已展現出低寫入電流（＜106 Å/cm2 ，在10ns脈沖下），好的保留性（＞10年），小單元尺寸（ 6F2 ），快速讀取 （30ns）和好的耐久性（1014 ）。這個成果正積極展開工業化并且在取代DRAM、SRAM和Flash上展現了很好的前景。MJT的處理流程如圖3.29所示。

圖3.27 讀模式和寫模式下的場開關MRAM單元磁性隧道結中磁場層如小圖所示

自1984年日本東芝公司提出快速閃存存儲器的概念以來，平面閃 存技術經曆了長達30年的快速發展時期。一方面，為了降低成本，存 儲單元的尺寸持續縮小。但随着閃存技術進入1x nm技術節點，閃存單 元的耐久性和數據保持特性急劇退化，存儲單元之間的耦合不斷增 大，工藝穩定性和良率控制問題一直無法得到有效解決，從而從技術 上限制了閃存單元的進一步按比例縮小。另一方面，代替傳統的浮栅 閃存存儲器，通過按比例縮小的方式實現高密度集成，尋找更高密度 陣列架構的努力從未停止，三維存儲器的概念應運而生。

2001年，Tohoku大學的T. Endoh等人在IEDM上首先報道了基于多 晶矽浮栅存儲層的堆疊環形栅的閃存概念，2006年，韓國三星電子公司的S. M. Jung在IEDM上報道了基于電荷俘獲存儲概念的雙層閃 存陣列的堆疊結構。但直到2007年日本東芝公司的H. Tanaka在 VLSI會議上報道了BiCS（Bit-Cost Scalable）NAND閃存結構 [56] ，三 維存儲器的研發真正成為各大存儲器公司和科研院所的重要研發方 向。之後韓國三星電子公司先後提出了TCAT（Terabit Cell Array Transistor） 、VSAT（Vertical-Stacked-Array-Transistor）和VG-NAND（Vertical Gate NAND）結構 ，日本東芝公司提出了P-BiCS（Pipe BiCS）結構，韓國海力士半導體公司提出了STArT結構，台灣旺宏公司也提出了自己的VG NAND結構，這些結構 均采用了電荷俘獲存儲（charge trapping）的概念；美國美光公司和韓 國海力士公司也提出了基于多晶矽浮栅存儲層的三維存儲器結構。各研究機構與公司開發的不同架構三維存儲器如圖3.30所示。

圖3.30 各研究機構與公司開發的不同架構三維存儲器

對于這些不同架構的存儲器來說，按照存儲層的材料可以分為三 維浮栅存儲器和三維電荷俘獲存儲器。前者主要由美國美光公司推 介，在2015年底完成了技術上的準備，由于采用多晶矽浮栅作為存儲 層，存儲單元面積更大，在實現更多層存儲單元層疊時工藝難度較 大，因此主要是通過把外圍電路置于存儲陣列下面來實現面積的縮 減。對于三維電荷俘獲存儲器，又可以劃分為垂直栅型和垂直溝道 型。台灣旺宏公司推出的基于垂直栅結構的三維電荷俘獲閃存結構， 工藝上要難于垂直溝道型，一直未見其宣告量産。垂直溝道型三維電 荷俘獲存儲器是最早實現大規模量産的閃存産品，2013年8月，三星電 子公司推出了第一代24層的三維垂直溝道型電荷俘獲三維存儲器， 2014年7月推出了第二代32層128Gb産品，2015年推出了48層256Gb的 産品。事實上，三星電子公司的垂直溝道型三維電荷俘獲存儲器單元 也是基于無結場效應晶體管結構，如圖3.31所示。該芯片具有24層堆 疊的字線（WL）。除最底層的單元選擇晶體管為常規反型工作模 式，其餘每個字單元晶體管均為基于電荷捕獲閃存無結薄膜晶體管 （JL Charge Trap Flash Thin-film Transistor，JL-CTF TFT）。該器件關 閉時要求多晶矽薄膜溝道（管狀）處于全耗盡狀态；因此，多晶矽薄 膜厚度（TCH）要盡量薄。此外，進一步增加存儲單元密度的強勁需 求，也在不斷推動縮小多晶矽薄膜溝道TCH。與工作在反型模式 （IM）的器件相比，該産品表現出更優異的性能，可提供更快速的寫 入/擦除（P/E）速度，更大的内存窗口（＞12V）和更好的耐力（＞ 104 次）；在150℃測試條件下，還具有優良的10年數據保留能力。更 為出色的是該器件開關電流比大于 108 ，同時具備非常陡峭的亞阈值 擺幅（SS） 。

圖3.31 基于電荷捕獲閃存無結薄膜晶體管，鑲嵌金屬栅的三維垂直堆棧（V-NAND）閃存器件結構示意圖

目前，各個存儲器公司也相繼發布了各自的閃存量産計劃。相比 于三維浮栅閃存，三維電荷俘獲閃存具有更好的器件可靠性，垂直溝 道型三維電荷俘獲存儲器目前已成為國際上最主流的三維存儲器，為 了搶占市場有利地位，各大公司的競争日趨白熱化。圖3.32為垂直溝 道型三維電荷俘獲存儲器單元與能帶結構示意圖。

圖3.32 垂直溝道型三維電荷俘獲存儲器單元與能帶結構示意圖

垂直溝道型三維電荷俘獲閃存的關鍵技術是超深孔刻蝕和高質量 薄膜工藝。32層的超深孔深寬比接近30:1，上下孔的直徑差異要求小 于10～20nm。栅介質多層薄膜不僅要求頂層和底層的厚度基本一緻， 對組份均勻性也提出了很高的要求。溝道材料一般為多晶矽薄膜，要 求具有很好的結晶度和較大的晶粒，同時還需要與栅介質之間有低缺 陷密度的界面。作為一種電荷俘獲存儲器，存儲單元之間幾乎沒有耦 合效應。編程和擦除操作分别使用了電子和空穴的FN隧穿。為了提高 擦除速度，隧穿層通常會使用基于氧化矽和氮氧化矽材料的疊層結 構。存儲層一般是以氮化矽為主的高陷阱密度材料。為了降低栅反向 注入，阻擋層則會使用氧化矽或氧化鋁等材料。垂直溝道型三維電荷 俘獲閃存可靠性方面的最大挑戰是電子和空穴在存儲層中的橫向擴 散，随着三星電子公司推出産品，在存儲材料方面的技術瓶頸已經獲 得了突破。

CIS英文全名CMOS（Complementary Metal-Oxide Semiconductor） Image Sensor，中文意思是互補性金屬氧化物半導體圖像傳感器。 CMOS圖像傳感器雖然與傳統的CMOS電路的用途不同，但整個晶圓 制造環節基本上仍采用CMOS工藝，隻是将純粹邏輯運算功能變為接 收外界光線後轉變為電信号并傳遞出去，因而具有CMOS的基本特點 和優勢。不同于被動像素傳感器（Passive Pixel Sensor），CIS是帶有 信号放大電路的主動像素傳感器（Active Pixel Sensor）。

在目前最典型的4-Transistor Pixel Photodiode（像素光電二極管） 設計中，我們通過四個階段來完成一次光電信号的收集和傳遞（見圖 3.33）：第一步打開Tx和Rx晶體管，對光電二極管做放電預處理；第 二步關閉Tx和Rx，通過光電效應讓光電二極管充分收集光信号并轉化 為電信号；第三步打開Rx，讓Floating Diffusion釋放殘餘電荷；第四 步關閉Rx并打開Tx，讓光電子從Photodiode抽取到Floating Diffusion 中，最後就可以通過Sx将電荷轉換成電壓進行放大以提高傳輸過程中 抗幹擾能力，并通過Rs做選擇性輸出。

圖3.33 4T CIS像素單元工作模型

随着圖像傳感器的應用範圍不斷擴大，及市場對圖像品質要求不 斷提高，CIS技術已從傳統的FSI（Frontside Illumination）過渡到當下 主流的BSI（Backside Illumination）（見圖3.34）。在完成傳感器所有 制程後（不包括PAD connection），就可以進入後端BSI制程。其主要步驟如下：

現有的晶體管都是基于PN結或肖特基勢壘結而構建的。在未來的幾年裡，随着CMOS制造技術的進步，器件的溝道長度将小于10nm。 在這麼短的距離内，為使器件能夠工作，将采用非常高的摻雜濃度梯 度。進入納米領域，常規CMOS器件所面臨的許多問題都與PN結相 關。傳統的按比例縮小将不再繼續通過制造更小的晶體管而達到器件 性能的提高。半導體工業界正努力從器件幾何形狀、結構以及材料方 面尋求新的解決方案。無結場效應器件有可能成為适用于10nm及以下 技術節點乃至按比例縮小的終極器件。無結場效應晶體管與傳統反型 模式MOS晶體管或其他結型晶體管相比有以下優點：

①它們與常規 CMOS工藝兼容、易于制作；

②它們沒有源漏PN結；

③短溝道效應大 為減弱；

④由于避開了半導體/栅絕緣層粗糙界面對載流子的散射，載 流子受到界面散射影響有限，遷移率不會降低；

⑤由于避開了粗糙表 面對載流子的散射，器件具備優異的抗噪聲能力；

⑥放寬了對降低栅極介電層厚度的嚴格要求；

⑦無結場效應晶體管屬于多數載流子導電器件，靠近漏極的電場強度比常規反型溝道的MOS晶體管要低，因此，器件的性能及可靠性得以提高。

一些取代矽作為候選溝道材料 （包括鍺矽、鍺、III-V族化合物半導體、碳納米管、石墨烯以及MoS2 等二維材料）在積極的探索與研究當中，甚至真空溝道也在考慮之列。這一新領域有望突破摩爾定律的藩籬，改變微電子學的面貌。新的後CMOS器件需要集成這些異質半導體或其他高遷移率溝道材料在矽襯底上。集成電路器件工藝與材料學家和工程師們要緊密合作，共同迎接未來新的挑戰。

常規的CMOS晶體管，從源區至溝道和漏區由兩個背靠背的PN結組成，溝道的摻雜類型與其漏極與源極相反。當足夠大的電位差施于栅極與源極之間時，電場會在栅氧化層下方的半導體表面感應少子電 荷，形成反型溝道；這時溝道的導電類型與其漏極與源極相同。溝道形成後，MOSFET即可讓電流通過，器件工作于反型模式（IM）。由 于栅氧化層與半導體溝道界面的不完整性，載流子受到散射，導緻遷 移率下降及可靠性降低。進一步地，伴随MOS器件特征尺寸持續不斷 地按比例縮小，基于PN結的MOS場效應晶體管結構弊端也越來越明顯。通常需要将一個摻雜濃度為 1×1019cm−3 的N型半導體在幾納米範 圍内轉變為濃度為1×1018cm−3 的P型半導體，采用這樣超陡峭摻雜濃 度梯度是為了避免源漏穿通造成漏電。而這樣設計的器件将嚴重限制器件工藝的熱預算。由于摻雜原子的統計分布以及在一定溫度下摻雜原子擴散的自然屬性，在納米尺度範圍内制作這樣超陡峭的PN結變得 極困難，造成晶體管阈值電壓下降，漏電嚴重，甚至無法關閉。這是未來半導體制造業難以逾越的障礙。

為克服由PN結所構成器件在納米尺度所面臨的障礙，2005年，中 芯國際的肖德元等人首次提出一種圓柱體全包圍栅無結場效應晶體管 （ Gate-All-Around-Cylindrical Junctionless Field Effect Transistor ， GAAC JLT）及其制作方法，它屬于多數載流子導電器件。與傳統的MOSFET不同，無結場效應晶體管（JLT）由源區、溝道、漏 區，栅氧化層及栅極組成，從源區至溝道和漏區，其雜質摻雜類型相 同，沒有PN結，屬于多數載流子導電的器件。圖3.35描繪了這種簡化 了的圓柱體全包圍栅無結場效應晶體管器件的結構透視圖和沿溝道及 垂直于溝道方向的器件剖面示意圖。在SOI襯底上晶體管有一個圓柱 體的單晶矽溝道，它與器件的源漏區摻雜類型相同（在圖中為P 型）。絕緣體栅介質将整個圓柱體溝道包裹起來，在其上面又包裹金 屬栅。導電溝道與金屬栅之間被絕緣體介質隔離，溝道内的多數載流 子（空穴）在圓柱體溝道體内而非表面由源極達到漏極。通過栅極偏 置電壓使器件溝道内的多數載流子累積或耗盡，可以調制溝道電導進 而控制溝道電流。當栅極偏置電壓大到将圓柱體溝道靠近漏極某一截 面處的空穴完全耗盡掉，在這種情況下，器件溝道電阻變成準無限 大，器件處于關閉狀态。由于栅極偏置電壓可以從360°方向将圓柱體 溝道空穴由表及裡将其耗盡，這樣大大增強了栅極對圓柱體溝道的控 制能力，有效地降低了器件的阈值電壓。由于避開了不完整的栅氧化 層與半導體溝道界面，載流子受到界面散射影響有限，提高了載流子 遷移率。此外，無結場效應晶體管屬于多數載流子導電器件，沿溝道方向，靠近漏極的電場強度比常規反型溝道的MOS晶體管要來得低， 器件的性能及可靠性得以大大提高。

圖3.35 簡化的圓柱體全包圍栅無結場效應管器件結構示意圖

在SOI襯底上的晶體管圓柱體溝道，與器件的源漏區摻有相同類型的雜質（在圖中為P型）

我們發展了一種栅極将圓柱體溝道全部包圍的GAAC JLT全新制 作工藝，如圖3.36所示。首先，在SOI襯底上對N型與P型溝道分别進 行溝道離子注入摻雜，經光刻圖形化，刻蝕半導體矽材料層和部分埋 入電介質層（BOX），形成半導體材料柱和電介質支撐柱；接下來， 使用緩沖氧化物蝕刻劑（BOE）進行埋入電介質層橫向蝕刻工藝以選 擇性地去除顯露的底切部分氧化物使電介質支撐柱的中段形成镂空， 形成接近立方體形狀的矽納米橋；經多次氧化與氧化物去除将其圓角 化處理，最後在氫氣氛圍下進行高溫退火，形成圓柱體矽納米線橋； 接下來，在襯底上沉積栅介質層及金屬層将中段镂空處圓柱體矽納米 線全部包裹；經光刻，刻蝕金屬層形成金屬栅極；形成絕緣體介質側 牆結構，對圓柱體矽納米線兩端的暴露部分進行與器件溝道摻雜類型 相同的離子注入重摻雜，形成源區和漏區，最後源漏區形成鎳矽化物 以降低接觸電阻。